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TMS320VC5501 Datasheet(PDF) 6 Page - Texas Instruments

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Part # TMS320VC5501
Description  TMS320VC5501 Fixed-Point Digital Signal Processor
PDF  193 Pages
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Manufacturer  TI [Texas Instruments]
Direct Link  http://www.ti.com
Logo TI - Texas Instruments

TMS320VC5501 Datasheet(HTML) 6 Page - Texas Instruments

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Contents
6
December 2002 − Revised November 2004
SPRS206H
Section
Page
3.10.6
Clock State of Multiplexed Modules
84
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10.7
IDLE Control and Status Registers
84
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11
General-Purpose I/O (GPIO)
92
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11.1
General-Purpose I/O Port
92
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11.2
Parallel Port General-Purpose I/O (PGPIO)
94
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.12
External Bus Control Register
101
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.12.1
External Bus Control Register (XBCR)
102
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13
Internal Ports and System Registers
103
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.1
XPORT Interface
103
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.2
DPORT Interface
106
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.3
IPORT Interface
108
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.4
System Configuration Register (CONFIG)
109
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.13.5
Time-Out Control Register (TOCR)
110
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.14
CPU Memory-Mapped Registers
111
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.15
Peripheral Registers
113
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.16
Interrupts
126
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.16.1
IFR and IER Registers
127
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.16.2
Interrupt Timing
128
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.16.3
Interrupt Acknowledge
128
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.17
Notice Concerning TCK
129
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4
Support
132
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1
Notices Concerning JTAG (IEEE 1149.1) Boundary Scan Test Capability
132
. . . . . . . . . . . . . . . . .
4.1.1
Initialization Requirements for Boundary Scan Test
132
. . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.2
Boundary Scan Description Language (BSDL) Model
132
. . . . . . . . . . . . . . . . . . . . . . . .
4.2
Documentation Support
132
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3
Device and Development-Support Tool Nomenclature
133
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5
Electrical Specifications
134
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1
Absolute Maximum Ratings
134
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2
Electrical Specifications
134
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3
Recommended Operating Conditions
134
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4
Electrical Characteristics Over Recommended Operating Case Temperature Range
135
. . . . . . .
5.5
Timing Parameter Symbology
136
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6
Clock Options
137
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.1
Internal System Oscillator With External Crystal
137
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.2
Layout Considerations
138
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6.3
Clock Generation in Bypass Mode (APLL Synthesis Disabled)
139
. . . . . . . . . . . . . . . . .
5.6.4
Clock Generation in Lock Mode (APLL Synthesis Enabled)
140
. . . . . . . . . . . . . . . . . . .
5.6.5
EMIF Clock Options
142
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7
Memory Timings
144
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.1
Asynchronous Memory Timings
144
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.2
Programmable Synchronous Interface Timings
147
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7.3
Synchronous DRAM Timings
151
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8
HOLD/HOLDA Timings
156
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.9
Reset Timings
157
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.10
External Interrupt and Interrupt Acknowledge (IACK) Timings
159
. . . . . . . . . . . . . . . . . . . . . . . . . . .



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