HC05V12GRSSLASHD datasheet(7/240 Pages) NXP

7 / 240 page

Table of Contents

MC68HC05V12 — Rev. 1.0

General Release Specification

Table of Contents

4.9

BDLC Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

4.10

SPI Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

4.11

8-Bit Timer Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

4.12

Gauge Synchronize Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . .62

4.13

Stop and Wait Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

Secton 5. Resets

5.1

Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

5.2

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

5.3

External Reset (RESET). . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64

5.4

Internal Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

5.4.1

Power-On Reset (POR). . . . . . . . . . . . . . . . . . . . . . . . . . . .65

5.4.2

Computer Operating Properly Reset (COPR) . . . . . . . . . . .66

5.4.2.1

Resetting the COP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

5.4.2.2

COP during Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . .67

5.4.2.3

COP during Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . .67

5.4.2.4

COP Watchdog Timer Considerations . . . . . . . . . . . . . . .67

5.4.2.5

COP Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

5.4.3

Illegal Address Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

5.4.4

Disabled STOP Instruction Reset . . . . . . . . . . . . . . . . . . . .69

5.4.5

Low-Voltage Reset (LVR) . . . . . . . . . . . . . . . . . . . . . . . . . .69

5.4.6

LVR Operation in Stop and Wait Modes . . . . . . . . . . . . . . .70

Section 6. Low-Power Modes

6.1

Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71

6.2

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71

6.3

STOP Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71

6.4

Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72

6.5

WAIT Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75

Section 7. Parallel Input/Output (I/O)

7.1

Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77

7.2

Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77

7.3

Port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78

7.3.1

Port A Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78

7.3.2

Port A Data Direction Register . . . . . . . . . . . . . . . . . . . . . .79

Freescale Semiconductor, Inc.

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Go to: www.freescale.com

HC05V12GRS/D Datasheet(PDF) 7 Page - NXP Semiconductors

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