Contents

AN2647

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Contents

1

Interfacing with asynchronous memory . . . . . . . . . . . . . . . . . . . . . . . . . 4

1.1

Multiplexed or non-multiplexed EMI bus selection . . . . . . . . . . . . . . . . . . . 4

1.1.1

Multiplexed EMI bus configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

Read bus cycle timing configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7

EMI_ALE signal configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7

EMI_RD signal configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7

Write bus cycle timing configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9

EMI_WR signal configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9

Byte and word access in 16-bit multiplexed mode . . . . . . . . . . . . . . . . . . . . . . . .10

Address shifting in 16-bit multiplexed mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10

1.1.2

Non-multiplexed EMI bus configuration . . . . . . . . . . . . . . . . . . . . . . . . . 11

Read bus cycle timing configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

EMI_RD Signal Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12

Write bus cycle timing configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

EMI_BWR signal configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13

Half word and word access in 8-bit non-multiplexed mode . . . . . . . . . . . . . . . . .13

Page mode timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

1.2

Other EMI bus configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

1.2.1

Bus control register (BCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

1.2.2

EMI port configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

1.2.3

BCLK clock frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

1.2.4

Memory bank read and writing timings . . . . . . . . . . . . . . . . . . . . . . . . . 17

1.3

EMI bus configuration examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

1.4

Executing code from external SRAM vs. internal Flash . . . . . . . . . . . . . . 18

2

Interfacing with synchronous memory . . . . . . . . . . . . . . . . . . . . . . . . . 19

2.1

PSRAM overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

2.1.1

Bus interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

2.2

Connecting the EMI bus to a PSRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

2.2.1

PSRAM bus operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

Asynchronous mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23

EMI bus configuration for asynchronous mode . . . . . . . . . . . . . . . . . . . . . . . . . .25

EMI read and write asynchronous bus cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . .27

Synchronous burst mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28

PSRAM BCR register configuration for synchronous burst mode . . . . . . . . . . . .28

EMI bus configuration for synchronous burst mode . . . . . . . . . . . . . . . . . . . . . . .28