HC05RC17GRSSLASHD datasheet(7/128 Pages) NXP

7 / 128 page

Table of Contents

MC68HC05RC17 — Rev. 2.0

General Release Specification

Table of Contents

5.5

Internal Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50

5.5.1

Power-On Reset (POR). . . . . . . . . . . . . . . . . . . . . . . . . . . .50

5.5.2

Computer Operating Properly Reset (COPR) . . . . . . . . . . .51

5.5.2.1

Resetting the COP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51

5.5.2.2

COP During Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . .51

5.5.2.3

COP During Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . .51

5.5.2.4

COP Watchdog Timer Considerations. . . . . . . . . . . . . . .52

5.5.2.5

COP Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

5.5.3

Illegal Address. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

Section 6. Low-Power Modes

6.1

Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55

6.2

Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55

6.3

Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55

6.4

Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56

6.5

Low-Power Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58

Section 7. Parallel Input/Output (I/O)

7.1

Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59

7.2

Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59

7.3

Port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60

7.4

Port B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60

7.5

Port C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

7.6

Input/Output (I/O) Programming . . . . . . . . . . . . . . . . . . . . . . . .61

Section 8. Core Timer

8.1

Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

8.2

Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

8.3

Core Timer Control and Status Register. . . . . . . . . . . . . . . . . .65

8.4

Core Timer Counter Register . . . . . . . . . . . . . . . . . . . . . . . . . .67

8.5

Computer Operating Properly (COP) Reset . . . . . . . . . . . . . . .67

8.6

Timer During Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

Freescale Semiconductor, Inc.

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HC05RC17GRS/D Datasheet(PDF) 7 Page - NXP Semiconductors

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