TMS320VC5470ZHKA datasheet(6/94 Pages) TI

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Figures

vii

December 2001 − Revised December 2002

SPRS017B

List of Figures

Figure

Page

2−1

5470 Functional Block Diagram

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2−2

257-Ball GHK Package (Bottom View)

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3−1

5470 DSP Subsystem Functional Block Diagram

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3−2

Memory Map for DSP Accesses (DSP_APIBN = 1 or ABMDIS = 1)

. . . . . . . . . . . . . . . . . . . . . . . . .

3−3

API Boot Mode Memory Map for DSP Accesses (DSP_APIBN = 0 and ABMDIS = 0)

. . . . . . . . . .

3−4

DSP Extended Program Memory Map

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3−5

Bank-Switching Control Register (BSCR)

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3−6

Pin Control Register (PCR)

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3−7

IFR and IMR Registers

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4−1

5470 MCU Subsystem Functional Block Diagram

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4−2

Clock Management Module

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6−1

3.3-V Test Load Circuit

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6−2

External Divide-by-Two Clock Timing

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6−3

External Multiply-by-One Clock Timing

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6−4

Memory Read

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6−5

Memory Write

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6−6

Parallel I/O Port Read

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6−7

Parallel I/O Port Write

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6−8

Memory Read With Externally Generated Wait-States

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6−9

Memory Write With Externally Generated Wait-States

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6−10

I/O Read With Externally Generated Wait-States

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6−11

I/O Write With Externally Generated Wait-States

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6−12

Interrupt Timing

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6−13

DSP_IAQ and DSP_IACK Timings

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6−14

DSP_XF Timing

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6−15

DSP_TOUT Timing

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6−16

McBSP Receive Timings

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6−17

McBSP Transmit Timings

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6−18

McBSP General-Purpose I/O Timings

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6−19

McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 0

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6−20

McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 0

. . . . . . . . . . . . . . . . . . . . . . . .

6−21

McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 1

. . . . . . . . . . . . . . . . . . . . . . . .

6−22

McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1

. . . . . . . . . . . . . . . . . . . . . . . .

6−23

SDRAM Read Command (CAS Latency 3)

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6−24

SDRAM Write Command

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6−25

SDRAM Active Command

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6−26

SDRAM Precharge Command

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6−27

SDRAM Deactivate Command

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