ELANSC520 datasheet(6/440 Pages) AMD

6 / 440 page

Table of Contents

Élan™SC520 Microcontroller Register Set Manual

CHAPTER 4

Am5X86

® CPU REGISTERS

4-1

4.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1

4.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1

Élan™SC520 Microcontroller Revision ID (REVID) . . . . . . . . . . . . . . . . . . 4-2

Am5x86® CPU Control (CPUCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3

CHAPTER 5

SYSTEM ARBITRATION REGISTERS

5-1

5.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1

5.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1

System Arbiter Control (SYSARBCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2

PCI Bus Arbiter Status (PCIARBSTA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3

System Arbiter Master Enable (SYSARBMENB) . . . . . . . . . . . . . . . . . . . . 5-4

Arbiter Priority Control (ARBPRICTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6

CHAPTER 6

PCI BUS HOST BRIDGE REGISTERS

6-1

6.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

Host Bridge Control (HBCTL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3

Host Bridge Target Interrupt Control (HBTGTIRQCTL) . . . . . . . . . . . . . . . 6-5

Host Bridge Target Interrupt Status (HBTGTIRQSTA) . . . . . . . . . . . . . . . . 6-7

Host Bridge Master Interrupt Control (HBMSTIRQCTL) . . . . . . . . . . . . . . 6-9

Host Bridge Master Interrupt Status (HBMSTIRQSTA) . . . . . . . . . . . . . . 6-12

Host Bridge Master Interrupt Address (MSTINTADD) . . . . . . . . . . . . . . . 6-14

PCI Configuration Address (PCICFGADR) . . . . . . . . . . . . . . . . . . . . . . . 6-15

PCI Configuration Data (PCICFGDATA) . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17

Device/Vendor ID (PCIDEVID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-18

Status/Command (PCISTACMD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19

Class Code/Revision ID (PCICCREVID) . . . . . . . . . . . . . . . . . . . . . . . . . 6-22

Header Type (PCIHEADTYPE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-23

Master Retry Time-Out (PCIMRETRYTO) . . . . . . . . . . . . . . . . . . . . . . . . 6-24

CHAPTER 7

SDRAM CONTROLLER REGISTERS

7-1

7.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1

7.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1

SDRAM Control (DRCCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2

SDRAM Timing Control (DRCTMCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4

SDRAM Bank Configuration (DRCCFG) . . . . . . . . . . . . . . . . . . . . . . . . . . 7-5

SDRAM Bank 0–3 Ending Address (DRCBENDADR) . . . . . . . . . . . . . . . . 7-7

ECC Control (ECCCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9

ECC Status (ECCSTA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10

ECC Check Bit Position (ECCCKBPOS) . . . . . . . . . . . . . . . . . . . . . . . . . 7-11

ECC Check Code Test (ECCCKTEST) . . . . . . . . . . . . . . . . . . . . . . . . . . 7-12

ECC Single-Bit Error Address (ECCSBADD) . . . . . . . . . . . . . . . . . . . . . . 7-14

ECC Multi-Bit Error Address (ECCMBADD). . . . . . . . . . . . . . . . . . . . . . . 7-15

CHAPTER 8

WRITE BUFFER AND READ BUFFER REGISTER

8-1

8.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

SDRAM Buffer Control (DBCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2

CHAPTER 9

ROM/FLASH CONTROLLER REGISTERS

9-1

9.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1

9.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1

BOOTCS Control (BOOTCSCTL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2

ROMCS1 Control (ROMCS1CTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4

ROMCS2 Control (ROMCS2CTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6

ELANSC520 Datasheet(PDF) 6 Page - Advanced Micro Devices

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